来源：芯视点
在今天于上海举行的一场行业大会上，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律，华为过去六年已成功设计并量产了381款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。
随后，华为发布了一篇署名为何庭波的论文，详细介绍了这些新技术和进展。
摘要
六十年来，摩尔定律的几何缩放推动了半导体技术的进步。然而，这一行业共识已不再适用：纯粹尺寸缩小带来的收益已趋于平缓，尖端芯片的设计预算超过十亿美元，而更先进节点的晶体管成本也不再下降。本文提出了一种新的缩放原则——τ缩放。该原则以时间本身而非晶体管面积作为衡量进步的主要指标，并采用单一的特征时间常数τ作为统一的优化目标，涵盖从开关晶体管到数据中心工作负载的十二个数量级。本文展示了两个量产规模的演示案例。在移动SoC上，LogicFolding（一种将数字、模拟和存储电路划分到垂直堆叠的有源层的 *** ）在固定器件节点上实现了晶体管密度55%的阶梯式提升和41%的能效提升。在人工智能系统方面，由内存语义统一总线架构、近封装Hi-ONE光I/O和边缘到表面3D折叠技术组成的协同设计堆栈，预计到2035年硬件集成度将增长100倍以上。更深层次的论断是 *** 论上的：τ扩展是自Dennard以来之一个在整个计算堆栈中建立共享优化目标的扩展原则。
引言
自 20 世纪 60 年代中期以来，半导体行业一直以纳米为单位衡量发展。每隔 18 个月，晶体管尺寸缩小，频率提升，每个逻辑门的成本下降。摩尔定律既是一项经验观察，也帮助建立了一个行业契约，整个计算体系都建立在这个契约之上。然而，这个行业契约如今已不再适用。在 7 纳米节点之后，
几何级数缩放不再像过去那样带来显著效益。光刻工具正接近图形化的物理极限，极紫外光刻 （EUV） 折旧占据了晶圆成本的大部分，而且每个晶体管的价格曲线已经趋于平缓——在某些情况下甚至出现逆转。对于那些难以获得更先进光刻技术的企业而言，这种限制来得更早，影响也更加严重。
因此，行业的核心问题已经发生了变化。不再是“晶体管还能缩小多少？”，而是“应该缩放什么，以及缩放的目标是什么？”过去六年，华为半导体团队在移动SoC、AI加速器、系统架构和封装等领域，对这个问题进行了深入研究。
最终结论是，答案并非在于采用新的制程节点或晶体管架构，而在于改变主要的优化目标本身。这一观点认为，未来十年电子系统的发展方向不应是几何缩放，而应是时间缩放——即系统性地降低堆叠每一层中单一特征时间常数τ，从皮秒级晶体管开关到秒级数据中心工作负载响应。下文将结合2020年5月至2026年5月期间381款量产芯片的经验，从科学 *** 和产业路线图两个方面阐述τ缩放的必要性。
几何时代的终结
在半导体行业的大部分历史中，其主要任务只有一个：缩小晶体管的尺寸。戈登·摩尔 （Gordon Moore） 于 1965 年观察到晶体管密度大约每两年翻一番，十年后，罗伯特·丹纳德 （Robert Dennard） 的缩放理论对此进行了补充。该理论指出，电压和尺寸的成比例缩小可以保持电场强度恒定。几何缩放和丹纳德缩放共同作用，在近五十年的时间里，实现了每瓦性能和每美元性能的指数级提升。
这种局面分两个阶段瓦解。大约在 2005 年，丹纳德缩放率先失效：电压不再与特征尺寸成比例缩放，暗硅时代由此开启。几何缩放则持续了更长时间，这得益于 FinFET 以及后来的环栅 （GAA） 器件架构。然而，在 7 纳米之后，纯粹依靠尺寸缩放带来的收益已经趋于平缓。其原因现在已得到充分论证：速度饱和将固有延迟对沟道长度的依赖性从二次方降低到线性；局部互连的寄生电阻和电容日益占据标准单元延迟预算的大部分；掩模成本、EUV折旧以及设计规则的复杂性，使得2纳米节点的尖端芯片设计预算超过了每片芯片10亿美元。
由此带来的经济后果同样不容忽视。在先进节点，晶体管成本增长趋于平缓，而在尖端节点，晶体管成本却在不断上升。过去五十年支撑着整个行业的“每代都以更低的成本生产更多晶体管”的理念已不再适用。对于华为半导体而言，这一转变还带来了一个额外的限制：获取更先进光刻工具的渠道受限。指望下一个节点就能解决这个问题已不再可行。六年前，这种几何级数增长的趋势已经停滞不前，迫使人们面对一个更为根本的问题——一个事后看来整个行业最终都必须面对的问题。
时间而非空间：摩尔时代的真正货币
摩尔定律本质上并非几何形状，而是对最终用户影响更大的技术。更小的晶体管之所以能提升系统性能，是因为它们切换速度更快。更密集的互连线之所以能提升性能，是因为信号传输距离更短。更高的集成度之所以能提升性能，是因为数据跨越的边界更少。每一代技术带来的本质上都是时间的缩短——器件层面从皮秒到纳秒，芯片层面从纳秒到微秒，系统层面从微秒到秒。空间缩放仅仅是压缩时间的工具。
一旦认识到这一点，一个显而易见的重新定义便浮现出来。时间本身应该被用作主要衡量标准。可以在堆叠的每一层——晶体管、电路、芯片和系统——定义一个特征时间常数 τ，并将其降低作为统一的优化目标。几何缩放就成为众多降低 τ 的技术之一，而非唯一的 *** 。
这一原理被称为τ标度律，本文将其作为几何摩尔标度律的继任者，作为半导体演化的指导原则。形式上，τ被视为一个分层结构，可以分解为：
其中：
分别代表晶体管层、电路层、芯片层和系统层的时间常数。每一层的 τ 由其下层的时间常数以及该层引入的组织和通信开销组成。 τ 的工作空间在时间上跨越约十二个数量级（从皮秒到秒），在空间上也跨越相当的范围（从纳米到千米）。在每一层，都有不同的机制可用于降低 τ：
• 晶体管：固有开关延迟，可通过提高迁移率、应变工程、高介电常数/金属栅极和 GAA 架构来解决，并且越来越多地通过降低局部互连的寄生电阻和电容来解决，这些寄生电阻和电容目前已超过固有渡越时间数倍。
• 电路：沿信号路径的 RC 传播延迟，可通过低电阻导体、低介电常数材料来解决，以及——最重要的是——通过垂直集成缩短导线长度来解决。
• 芯片：计算和内存访问延迟，可通过架构选择、流水线深度、内存层次结构和片上互连结构来解决。
• 系统：端到端消息传递和同步时间，可通过互连拓扑结构、协议栈和互连结构设计来解决。
从这种分层式的表述中可以得出一条有用的世代规律：
其中，缩放因子 α 是特定于应用的，而非通用的。迄今为止的生产经验表明，对于功耗受限的移动设备，α ≈ 每年 1.3 倍；对于安全至关重要的自主系统，α ≈ 每年 1.5 倍；而对于 AI 工作负载，α 可达每年 10 倍，因为吞吐量直接转化为经济价值。
τ 之所以成为一个有用的主要指标，而不是对现有指标的重新命名，是因为它在整个技术栈中都是同一个指标。频率、延迟、带宽和吞吐量在其各自的层级都由 τ 控制。工艺技术专家、电路设计师和系统架构师可以用相同的单位讨论同一个量。τ 是实现端到端技术栈协同优化的语言——而每层独立优化、时序成为次要因素的时代已经结束。
逻辑折叠：移动SoC的验证案例
τ缩放的首次量产规模测试在移动设备领域展开。智能手机SoC的特殊之处在于，单个芯片构成了整个系统。多插槽并行架构无法实现；即使拥有上千个节点，也无法弥补链路速度慢的问题。所有交付给用户的性能都源自单个芯片，功耗仅为几瓦，并且受到手持设备外形尺寸限制带来的散热限制。
2020年之后，随着先进制程节点的获取受到限制，关键问题变成了：在制程节点固定的情况下，如何在单个芯片上持续实现代际性能提升？
最终的答案就是逻辑折叠（LogicFolding）。
定义：逻辑折叠是一种设计 *** ，它将数字电路、模拟电路和存储电路划分到垂直堆叠的有源层中，遵循时间缩放原则，从而在性能、功耗和面积之间实现协同优化。
数字电路分为组合逻辑（寄存器之间的布尔 *** ）和时序逻辑（用于保持状态的触发器）。数字系统的性能上限取决于相邻触发器级之间的关键路径延迟，而关键路径延迟又主要取决于互连RC值和沿该路径的门数。传统的优化 *** 是将门电路放置在一个平面上，并将导线穿过上方的金属堆叠层；导线越长，寄生RC值越大，关键路径延迟就越长。
LogicFolding 摒弃了平面布局的假设。关键路径上的门电路分布在两个（最终可能更多）垂直堆叠的有源层上，并通过超细间距混合键合连接。从电路设计者的角度来看，这两个层就像一个连续的整体，单元分布在晶圆边界上，如同额外的金属层。信号线显著缩短，寄生RC值急剧下降，时钟偏移减小，芯片在相同的器件节点上以更高的时钟频率运行。
为了帮助 LogicFolding 实现这些优势，保持混合键合间距与顶层金属间距之间的齿轮比相对较低（实际应用中通常低于 3，齿轮比越低越好）是有利的。目前顶层金属间距约为 720 nm，这意味着混合键合间距应低于 2 μm，理想情况下齿轮比约为 1，此时键合界面处的鸟笼式布线（bird-cage routing）开销将基本消失。实现这一间距，以及所需的套刻精度（<0.5 μm）、TSV 尺寸缩小（CD 和 KOZ 小于 1.5 μm，间距小于 6 μm）和良率（采用智能冗余时接近 100%），需要供应商和合作伙伴生态系统进行多年的工艺开发。
在麒麟2026芯片上测得的结果非常具体：
• 晶体管密度在一代芯片内从155 MTr/mm²逐步提升至238 MTr/mm²（晶体管密度使用以下公式计算）：
麒麟SoC设计的面积利用率达到68%）——这种提升幅度以前需要三年几何级数扩展才能实现。
• SoC 性能核心能效提升 41%，更大时钟频率提升近 13%。
• 构建于上下两层的高速全局片上 *** 数据通路，使数据通路占用空间减少 55%，并提升了供电稳定性。
• 芯片后时钟偏移调整方案独立提升了 5% 以上的 SoC 性能。
• 在 SRAM 中——访问速度、每比特能耗和面积均高度依赖于位线和字线长度——LogicFolding 技术缩短了关键路径，降低了每比特能耗，并将工作频率提升了 40% 以上。
• 在一个典型的处理核心上，双层折叠架构使时钟缓冲器数量减少了 50% 以上，时钟偏移减少了 25%，线路长度减少了约 30%。
这些性能提升是在固定的器件节点上实现的，并非通过新的光刻工艺，而是通过对三维逻辑空间分布进行拓扑重组来实现的。
Kirin 2026芯片中采用的LogicFolding技术刻意保持保守。混合键合间距达到1.5微米；TSV（硅通孔）的着陆层仅比顶层金属低一级；折叠技术仅沿关键路径选择性地应用，而非覆盖整个设计。即便如此，今年的CPU核心频率仍回升至3.1GHz。
未来十年，LogicFolding 有望从局部关键路径折叠发展到全规模多层折叠——每个封装三层、四层甚至更多层——这得益于低温混合键合技术（降低各层之间的热预算）以及 TSV 接地从顶层金属向下迁移至 M6 层，从而释放超过 30% 的高级布线资源。从 2026 年到 2035 年，晶体管密度预计将提升至 400 MTr/mm² 甚至更高。同时，LogicFolding 使麒麟芯片能够大幅提升 CPU 核心频率，并为实现 4 GHz 及更高频率铺平道路（表 1）。该路线图切实可行，且在成本方面具有经济效益。
表 1．麒麟 CPU 性能核心运行频率趋势。
侧边栏 A — LogicFolding 概览
• 混合键合间距：小于 2 μm（麒麟 2026 为 1.5 μm；目标gear ratio ≈ 1）
• 套刻精度：小于 0.5 μm
• TSV CD/KOZ：小于 1.5 μm；间距小于 6 μm；故障率 <100 ppm；修复率 99.9%
• 良率：采用智能冗余时接近 100%
• 晶体管密度：单步实现 155 → 238 MTr/mm²
• 功耗效率/频率增益（SoC P 核）：+41% / +13%
• SRAM 工作频率：+40% 以上
• 典型核心的时钟缓冲器数量/时钟偏移/线长：-50% / -25% / -30%
从皮秒到微秒：人工智能数据中心的 τ 扩展
一个自然而然的问题是，在毫瓦级智能手机领域发展起来的原则，能否推广到吉瓦级的人工智能训练和推理领域。人工智能工作负载处于 τ 扩展谱的另一端：它并非单个芯片，而是成百上千个芯片协同工作，构成一台机器，其总计算能力在过去十年中增长了约六个数量级。答案是肯定的——前提是将 τ 视为系统级目标，并应用于整个计算链，而不是单个加速器。
关于 τ 扩展的人工智能论点，有两个事实。首先，人工智能系统持续增长——从单个芯片，到几十个，到几百个，再到数万个。其次，现代人工智能系统的能源预算和材料预算主要由数据而非计算决定。大型人工智能集群中超过 80% 的能源消耗于数据传输；超过 70% 的系统成本分配给了数据存储。这意味着：减少数据传输时间（芯片间、机架间以及封装内部）至少与减少计算本身的计算时间同等重要。
τ 扩展在人工智能规模上通过三个协调的层来实现：系统架构（统一总线）、近封装光学引擎（Hi-ONE：near-packaged optical engine）以及封装本身的拓扑重组（3D 折叠）。
统一总线——τ优先系统架构
传统的多节点、多加速器架构通过多个堆叠协议传输数据：PCIe 到主机，机箱内部使用 NVLink 或专有架构，机箱之间使用以太网或 InfiniBand，以及最上层的软件栈远程内存访问。每一层都需要协议转换、额外的序列化、额外的 DMA 缓冲区和额外的握手。每次转换都会增加延迟、降低可靠性并产生额外成本。
统一总线 （UB） 用一个在机箱内部和机箱之间运行的单一协议取代了这种协议栈——一个完全对等的架构，它在整个系统中原生地暴露内存语义。数据传输简化为在内存语义层进行无转换的对等传输，并使用硬件管理的一致性来代替软件栈消息传递。经测量，性能提升约为两个数量级：端到端远程访问延迟从 TCP/IP 级协议栈典型的几十微秒降至约 100 纳秒——沿主要通信轴线的系统 τ 降低了约 500 倍。在机架规模上，这使得系统性能渐近地接近于一台单一的、结构一致的机器——内部称之为“系统即芯片”（System-as-One-Chip）。
Hi-ONE——Optical I/O at the Package
通信延迟降低后，下一个瓶颈随之而来。提高单个机架内芯片的密度，会将功率密度和可靠性推向极限，同时也会推高电控SerDes的性能。对于每个AI芯片400 Gb/s的带宽，铜缆布线仍然成熟可靠。但对于每个芯片数Tb/s的带宽，铜缆布线在物理上变得不切实际：SerDes的产能达到合同上限，布线体积过大，面板安装变得不可行，散热和供电裕量也捉襟见肘。
华为半导体开发的方案是高密度光互连节点引擎Hi-ONE——一种近封装的光引擎，每个模块可提供8 Tb/s的带宽，与单个光链路上AI芯片的UB带宽相匹配。它将所需的SerDes传输距离从约100厘米缩短至约5厘米，无需笨重的线缆，并将传输距离从不足1米扩展至100米，从而使分布式千兆级数据中心的高密度互连成为现实。
Hi-ONE的设计理念本身就是一种τ扩展论证。Hi-ONE没有采用用于实现高信号保真度的大型DSP，而是采用了一种线性 *** ——模拟均衡增强的驱动器和跨阻放大器——并允许UB协议容忍略微放宽的误码率。这种协议层和物理层之间的跨层权衡降低了功耗、成本和集成复杂性，并体现了τ优先 *** 论所推崇的跨层权衡。
N² 与 N 的两难困境，以及 3D 折叠的必然性
人工智能加速器不会止步于 2.5D 扇出的最深层原因在于几何学，这一点值得明确阐述，因为它决定了 2030 年以后的发展路线图。
在传统的 2.5D 人工智能芯片中，逻辑芯片位于封装中心，HBM 堆叠和 SerDes 排列在其边缘，电压调节器环绕封装。每个内存信号、每个互连信号以及每一安培的供电电流都必须沿着芯片边缘传输才能到达内部的计算资源。如果芯片的边长为 N，那么：
• 计算能力与 N²（面积）成正比，
• 但内存带宽、互连和供电——所有这些都由沿边缘的 2.5D 扇出承载——仅与 N（周长）成正比。
这些二次曲线和线性曲线之间日益扩大的差异构成了扇出困境，也解释了为何无论底层逻辑节点多么激进，2.5D 扩展都无法实现。任何晶体管级的改进都无法弥补拓扑缺陷。
3D 折叠技术通过将边缘资源转移到表面上解决了这一困境。电源（通过背面电源和集成电压调节器）、高速存储器（通过与逻辑混合键合）以及光 I/O（通过近封装 Hi-ONE）都从周边迁移到垂直表面——一旦位于表面上，它们就可以以 N² 的速度扩展，与计算速度的平方相匹配。封装不再是一个被周边存储器和 SerDes 包围的逻辑芯片；它变成了一个垂直集成的堆叠结构，其中存储器、互连结构、电源和逻辑都同步扩展。
路线图为这一演进设定了明确的时间表。到2030年左右，AI加速器（昇腾SuperPoD系列——2025年的昇腾910C、2026年的昇腾950以及后续的昇腾990）将依赖于一系列成熟技术的组合：芯片组、2.5D扇出以及通过微凸点和标准间距混合键合实现的3D堆叠。大约在2030年，昇腾990将把LogicFolding引入AI加速器领域，此后，3D Folding将成为2035年之前实现α性能提升的主要载体。在此过程中，预计到2035年硬件集成度将提升100倍以上，τ性能的提升将分布在堆叠的每一层，而不是集中在器件层面。
侧边栏 B — AI 系统规模下的 τ
• UB 远程访问延迟：~10 微秒 → ~100 纳秒（τ 降低约 500 倍）
• HiONE 单模块带宽：8 Tb/s（与单芯片 UB 带宽匹配）
• HiONE SerDes 传输距离：~100 厘米 → ~5 厘米；面板间传输距离：<1 米 → 100 米
• 扇出难题：计算量 ∝ N²，周长限制下的带宽/I/O/功耗 ∝ N
• 3D 折叠：将带宽、光 I/O 和电源从边缘转移到表面，恢复 N² 奇偶性
• 2026 年到 2035 年预计硬件集成增长：>100 倍
逻辑与内存：从解耦到融合
τ 缩放的一个影响值得单独探讨，因为它既关乎产业也关乎技术。
在 8086 时代，业界通过标准化的内存总线有意地将处理器和内存解耦。这种解耦使得两个行业能够独立发展：处理器性能沿着摩尔曲线快速提升，而内存供应商则与之并行发展出一个庞大的独立市场。
人工智能时代正在逆转这种解耦。计算密度的持续增长正将内存带宽、延迟、功耗和封装推向极限。HBM、混合键合和 3D 堆叠 SRAM 都体现了一个根本事实：对于现代人工智能工作负载而言，数据传输与计算本身同样重要，逻辑和内存再次被推向紧密的物理集成。随着它们的融合，供应链中的影响力平衡正在向内存和封装供应商倾斜。
技术方向已然明确，但经济解决方案尚未确定。在人工智能硬件时代，能够将逻辑和记忆技术融合，并建立经济伙伴关系，使这两个行业长期共享融合成果的企业，才能获得持久的成功。这不仅仅是一个研究问题，更是未来十年整个行业必须解决的结构性问题。τ 扩展通过揭示每次分离的跨层成本，确保了这个问题无法被推迟解决。
未解决的挑战
将 τ 扩展视为一个完整的系统是不恰当的。目前仍存在一些实质性问题，在此列出这些问题旨在突出正在进行的工作并邀请各方合作。
工具链和 *** 论：当今的 EDA 开发于一个以面积、时序和功耗三个独立维度进行优化的时代，系统 τ 只是一个剩余部分。全尺寸逻辑折叠要求工具链将多个堆叠芯片视为一个连续的设计实体——以单元粒度而非块粒度划分逻辑，在统一的成本函数下将逻辑放置在整个体积内，并在芯片间路径上执行时序收敛，因为垂直互连寄生效应、KOZ 排除项和晶圆间工艺偏差等因素相互作用，而传统的二维训练工具无法充分解决这些问题。我们已经开发出初步的内部工具，这些工具能够产生有用的结果， *** 论细节将在未来几个月内公布。一个 τ 原生工具链——开放的、多物理场的、3D 原生的——是未来十年最重要的赋能投资。
晶圆间工艺偏差：LogicFolding 将来自不同批次（有时甚至是不同节点）的晶圆进行键合。晶圆间阈值电压 （Vth）、驱动电流和互连 RC 的偏差远大于晶圆内偏差，并且对时钟分布和保持时间裕量的影响更大。智能冗余、自适应补偿和考虑 τ 的签核流程是应对这些偏差的必要组成部分。
垂直互连开销：每个混合键合和每个TSV都会产生有限的电阻和电容开销，并且TSV KOZ会取代标准单元。因此，逻辑折叠必须通过简单的不等式逐层进行合理化。
对于移动关键路径和内存而言，这一阈值已被突破；该阈值取决于工作负载，并且随着键合间距的缩小，该边界也会随之移动。
能耗：τ 是时间定律，而非焦耳定律。一个运行速度提升 10 倍但功耗也增加 10 倍的超级节点，并未违反任何扩展性原则，却超出了电网容量。因此，τ 扩展需要能量方面的配合：消除堆栈开销的内存语义架构、将每比特皮焦耳功耗降低几个数量级的近封装/共封装光学器件、背面供电、内存内/内存内计算，以及将 τ 扩展空间转化为能量的合理做法（数据中心规模的动态电压频率调节——智能手机电池长寿命的保障机制）。
重要的是，当 τ 扩展空间用于能量时，它本身也能提供能量扩展空间。基准测试。业界当前的性能基准测试——Linpack、MLPerf、SPEC——是为每个工作负载只需一个标量就足够了的时代设计的。 τ 扩展型行业需要 τ 剖面基准——这些向量揭示了系统每一层的主导 τ 值以及该层剩余的扩展空间。主导 τ 值所在的层，顾名思义，就是下一个投资重点。
六年展望，十年展望
从 2020 年 5 月到 2026 年 5 月，华为半导体设计并量产了 381 款芯片，服务于移动、人工智能、汽车、工业和基础设施市场。在这些产品组合中，τ 扩展理论得到了验证：
• 在器件和电路层，晶体管密度已从 155 提升至 2031 年的 400+MTr/mm²。
• 在芯片层，LogicFolding 技术已在领先的移动 SoC 上证明，在固定的器件节点上，关键路径频率、能效和密度可以持续提升。
• 在系统层，Unified Bus 和 Hi-ONE 技术已证明，数百微秒的通信时间 τ 可以压缩至数百纳秒，并且多机架人工智能集群可以像一 *** 立的机器一样运行。
展望未来，CPU核心频率预计到2029年将达到4GHz及以上，麒麟SoC的能效预计在三到五年内典型使用情况下将提升一倍以上，而人工智能硬件集成度预计到2035年将增长100倍以上。
更深层次的论断，超越任何单一产品，在于 *** 论层面。τ扩展是自Dennard以来首个为整个堆栈提供共享优化目标的扩展原则。它向工艺技术专家、电路设计师、架构师、系统工程师和软件团队表明，这些群体现在正在以相同的单位优化相同的量，并且任何单层的改进都必须传播到系统τ才能产生影响。它还向行业战略家和资本配置者表明，下一个资金应该流向τ，而不是节点——竞争性性能不再需要始终处于光刻技术的前沿，封装、内存带宽和架构设计现在拥有了以往仅由前沿逻辑节点占据的战略地位。
对于一代从小接受“摩尔定律”等同于“进步”的工程师来说，这是一个艰难的转变。事实上，几何时代已经结束；否认这一事实并非明智之举。通过小型化实现加速的时代正在让位于通过多层电子系统中的τ优化实现加速的时代——未来六到十年内，那些将τ作为首要目标的公司、研究团队和生态系统，将决定未来十年计算领域的格局。
未来十年的工作规划已经完成。许多悬而未决的问题依然存在，没有任何一个组织能够独自解决——工具链、标准、基准测试、器件物理以及经济模型都需要来自不同企业的共同贡献。因此，本文既是一份来自实践的报告，也是一份邀请。
未来的发展路线图充满挑战，但方向明确。